本文详细介绍了用于开发 240 Gbps Gen2 数字交换架构（包括模拟串行器和解串器 (SerDes) 以及高速封装）的一些设计方法，以满足 Serial RapidIO Gen2 规范的严苛性能要求，并确保高速模拟电路不会影响 Gen2 器件的高性能数字核心（反之亦然）。此外，本文还阐述了采用具备 Serial RapidIO Gen2 性能的 SerDes 后的一些应用场景。.
物理层增强功能：串行 RapidIO Gen2
Gen2 物理层规范新增了 2x、8x 和 16x 端口通道宽度，以补充 Gen 1 规范的 1x 和 4x 宽度。市面上许多终端设备和交换机都支持 4x、2x 和 1x 端口，可提供高达 20 Gbps 的原始吞吐量，是 10 Gb 以太网解决方案容量的两倍以上，比 PCI Express Gen2 高出 25%。
Serial RapidIO Gen2 规范涵盖了短、中、远距离发射器和接收器的所有经典电气规范，包括适用的眼罩。Gen1 规范并未要求任何均衡，但一些供应商选择实现均衡。然而，Gen2 规范要求在 6.25 Gbaud 波特率下，所有距离都必须进行均衡。在 5 Gbaud 波特率下，远距离传输可能需要均衡，而短距离和中距离传输则可选择均衡。对于远距离 6.25 Gbaud 应用，由于信道末端可能不存在“眼”，因此未对接收器指定眼罩。这无疑会影响用户在实验室中判断接收设备信号完整性的能力。.
串行 RapidIO 规范不要求生成或检查 SerDes 模式（例如，发送伪随机二进制序列 [PRBS] 模式并在接收端进行检查），但一些设备供应商会利用这项专有功能。串行 RapidIO Gen2 规范中新增的误码率 (BER) 表征功能是每路 8 位/10 位解码错误计数器。虽然给定码组中的多比特错误无法计数，但记录到此级别的错误可能表明线路性能严重下降。相比之下，对于误码率约为 10⁻⁹ 或更低的、性能良好的线路，此计数器能够非常可靠地指示实际误码率。.
SerDes：均衡、集成 ODS（片上示波器）指示器、误码率测试。
领先的串行 RapidIO 交换机供应商 IDT 近日宣布推出第二代 (Gen2) CPS-1848 和 CPS-1616 交换机。为了满足串行 RapidIO Gen2 规范的高要求，IDT 设计了一款 6.25 Gbaud 接收器，该接收器采用了连续时间均衡器 (CTE) 和判决反馈均衡器 (DFE)。
CTE（连续时间扩展）提供了一个简单的零点，用于增强相关频率（即波特率的一半）的放大倍数。这是一种主动放大，尽管它实际上是对所有接收比特进行被动放大。这种特定频段的增益提升可以提高接收信号的增益，同时最大限度地降低噪声。.
此外，还采用了五引脚DFE，它能够在增强信号的同时实现高度选择性的增益控制，并最大限度地降低噪声。DFE用于补偿符号间干扰（ISI），即先前传输的比特对每个新比特的负面影响。DFE会主动检查先前传输的比特寄存器（在本例中最多检查四个先前比特），并提供有关如何增强每个比特的反馈。这样，接收器就可以消除ISI频率的影响，否则这些频率会干扰下一个输入信号。.
为了最大限度地降低功耗，我们开发了多种实现方案和设计特性。例如，发射机提供了高度可控的脉冲（脉冲强度和预加重）。用户无需为了满足标准要求而牺牲误码率 (BER)。在接收机中，半速时钟可显著节省功耗。这种架构将接收到的数据路径分为偶数位和奇数位，从而充分利用半速时钟。实际上，DFE 电路的设计也支持这种半速时钟和分离数据路径的架构。DFE 包含多种降低功耗的功能，允许用户关闭未使用的抽头。.
为了最大限度地降低SerDes中的噪声，芯片上所有可用空间均被去耦电容占据，从而降低了来自数字逻辑电路的噪声。此外，器件所有锁相环（PLL）以及每个过孔上的PLL电路的参考时钟均采用差分时钟分配。差分时钟分配提高了时钟抗噪声能力。同时，SerDes通过与数字核心物理隔离实现隔离，模拟电路中的数字开关噪声也得到了最大程度的降低。
确保封装内能够获得合适的高速信号……
在 6.25 Gbaud 的速率下，通道设计和工程变得日益重要，并且与收发器直接相关。事实上，在这个速率下，Serial RapidIO Gen2 规范要求使用符合 StateEye 标准的收发器和通道。符合 StateEye 标准的收发器可以根据符合 StateEye 标准的通道模型进行设计，反之亦然。就规范兼容性而言，通道和收发器是密不可分的。.
这会对封装设计产生深远影响。IDT 为开关设计了符合规格要求的 FCBGA（倒装芯片球栅阵列）封装；封装本身是通道的一部分，其设计与芯片本身协同进行，最大限度地缩短了 BGA 走线长度，精心设计了过孔对，并实现了其特性阻抗。.
为防止发射信号重新接入接收器的路径，CPS-1848 在 Tx 和 Rx 引脚之间设有接地隔离引脚（见图 2）。此外，电源引脚将每条路径分隔开来，以减少路径间的耦合。通过提供棋盘格状的磁芯电压 (Vdd) 和接地连接，最大限度地降低了电源/接地回路电感。这使得在印刷电路板的次级侧应用去耦电容变得容易。.
为了改善高速串行 RapidIO 线的信号传输，使用反焊盘来清除过孔焊盘上与同一层接地平面之间的信号干扰。为了消除过大的电容，激光过孔焊盘的反焊盘间隙从 50 µm 增加到 100 µm，核心过孔焊盘的反焊盘间隙从 100 µm 增加到 150 µm（参见图 3），例如，这可以将 5.0 GHz 频率下的回波损耗降低 12.5 dB。.
为了最大限度地降低高速 SerDes 和 PLL 中数字内核的噪声，器件和封装将模拟电源轨和内核电源轨隔离。根据器件数据手册，印刷电路板设计人员必须保持这些电源轨的隔离。即使器件采用 1.0 V 内核工艺制造，专用的 SerDes 发射器电源 (Vddtx) 的工作电压也为 1.2 V。此 1.2 V 电源电压可确保强大的传输驱动力，从而保证 Serial RapidIO 发射器的性能指标得到超越。.
关于此性能的应用思考：
如前所述，在 6.25 Gbaud 的长距离传输中，可能没有示波器指向接收器。在这种传输速率下，通常需要价值 10 万美元或以上的示波器来验证信号完整性。此外，接收器均衡可以改善接收器接收到的信号。事实上，示波器感知到的设备外部信号可能比芯片自身在均衡后感知到的信号差得多。通过接收器均衡，ODS 就成为查看设备所感知信号的非常有效的工具。所有 IDT Gen2 交换机每个通道都使用一个与模式无关的 ODS。因此，它可以处理任何任意模式，包括 Serial RapidIO 规范中定义的 PRBS-31 测试模式，以及数据包在链路中传输时的 Serial RapidIO 运行时协议。ODS 非常擅长通过确保最佳眼图孔径来快速优化发送和接收参数（包括均衡）。
PRBS-31 测试模式是表征信道的理想且严谨的方法，但其比特转换频谱比标准串行 RapidIO 协议运行时所见的要宽。如前所述，串行 RapidIO 规范不需要 PRBS 模式生成器或测试器。串行 RapidIO 系统的运行时误码率 (BER) 将低于使用 PRBS 模式时所见的误码率。毫无疑问，使用串行 RapidIO Gen2 的 8b/10b 解码错误计数器来确定运行时系统误码率是最佳方法。.
总之，
Serial RapidIO Gen2 器件将端口速度提升至 20 Gbps，专为要求严苛的运营商级背板应用而设计。实现这一性能的关键在于增强型 SerDes，它支持高达 6.25 Gbaud 的传输速率，并集成了额外的 DFE 和均衡电路。供应商必须确保芯片的模拟和数字组件以及封装本身的同步，才能轻松达到这些速度要求。
由于线路速度翻倍，且需要进行相应的均衡处理，用户在使用此类设备以及收发器和信道特性方面可能会经历一次范式转变。诸如ODS和标准误码率计数器等新的厂商特定功能将有助于这一转变，并且无疑会比其他产品更便于实验室工作。.
作者
Trevor Hiatt 是 IDT 通信部门的产品经理。他的职责包括制定战略产品、管理项目以及推广 Serial RapidIO 产品。Trevor 拥有加州大学圣巴巴拉分校电气与计算机工程学位。如需了解更多信息，请联系 Trevor Hiatt： 
