Cet article détaille certaines méthodes de conception utilisées pour développer une matrice de commutation numérique Gen2 à 240 Gbit/s, associée à des sérialiseurs et désérialiseurs analogiques (SerDes) et à une encapsulation haute vitesse, afin de répondre aux exigences de performance élevées de la spécification Serial RapidIO Gen2. Il vise également à garantir que les circuits analogiques haute vitesse n'affectent pas le cœur numérique haute performance (ou son inverse) des dispositifs Gen2. L'article explique également certaines implications pour les cas d'utilisation liés au passage à SerDes avec les performances Serial RapidIO Gen2.
Améliorations de la couche physique Serial RapidIO Gen2 :
La spécification de la couche physique Gen2 inclut de nouvelles largeurs de voies de port 2x, 8x et 16x, en complément des largeurs 1x et 4x de la spécification Gen1. De nombreux périphériques et commutateurs disponibles sur le marché prennent en charge les ports 4x, 2x et 1x pour un débit brut allant jusqu'à 20 Gbit/s, soit plus du double de la capacité des solutions Ethernet 10 Gbit/s et 25 % de plus que PCI Express Gen2.
La spécification Serial RapidIO Gen2 couvre toutes les spécifications électriques classiques pour les émetteurs et récepteurs courte, moyenne et longue portée, y compris les masques d'œil le cas échéant. La spécification Gen1 n'exigeait aucune égalisation, mais certains fournisseurs ont choisi de l'implémenter. En revanche, la spécification Gen2 impose une égalisation à 6,25 Gbaud quelle que soit la portée. À 5 Gbaud, elle sera probablement nécessaire pour les longues distances et optionnelle pour les courtes et moyennes distances. Pour les applications longue portée à 6,25 Gbaud, aucun masque d'œil n'est spécifié pour le récepteur, car il peut ne pas y avoir de dispositif de filtrage à l'extrémité du canal. Cela a un impact certain sur la capacité de l'utilisateur en laboratoire à déterminer l'intégrité du signal reçu.
La spécification Serial RapidIO n'exige pas la génération ni la vérification de motifs SerDes (par exemple, la transmission d'une séquence binaire pseudo-aléatoire [PRBS] et sa vérification au niveau du récepteur), mais certains fabricants de périphériques utilisent cette fonctionnalité propriétaire. Une nouvelle fonction de caractérisation du taux d'erreur binaire (TEB) dans la spécification Serial RapidIO Gen2 est le compteur d'erreurs de décodage 8b/10b par voie. Bien que les erreurs multibits dans un groupe de code donné ne puissent être comptabilisées, les erreurs enregistrées à ce niveau indiqueraient probablement une ligne fortement dégradée. En revanche, ce compteur est un indicateur très fiable du TEB réel des lignes relativement performantes avec un TEB d'environ 10⁻⁹ ou moins.
SerDes : égalisation, indicateur ODS (On-Die Scope) intégré, test de taux d'erreur binaire (BER).
IDT, fournisseur leader de commutateurs Serial RapidIO, vient d'annoncer la disponibilité des commutateurs CPS-1848 et CPS-1616 de deuxième génération (Gen2). Afin de répondre aux exigences élevées de la spécification Serial RapidIO Gen2, IDT a conçu un récepteur 6,25 Gbaud utilisant un égaliseur à temps continu (CTE) et un égaliseur à rétroaction de décision (DFE).
Le CTE introduit un simple zéro pour amplifier la fréquence concernée (soit la moitié du débit binaire). Il s'agit d'une amplification active, bien qu'elle soit appliquée passivement à tous les bits reçus. Ce renforcement dans une bande spécifique améliore le gain du signal reçu tout en minimisant le bruit.
De plus, un DFE à cinq fils a été utilisé, permettant un contrôle de gain très sélectif tout en minimisant le bruit lors de l'amplification des signaux. Le DFE compense les interférences intersymboles (ISI), c'est-à-dire l'influence négative des bits précédemment transmis sur chaque nouveau bit. Le DFE examine activement le registre des bits précédemment transmis (dans ce cas, jusqu'à quatre bits) et fournit des informations sur la manière d'amplifier chaque bit. De cette façon, le récepteur peut éliminer l'effet des fréquences ISI, qui, autrement, perturberaient le signal entrant suivant.
De nombreuses implémentations et caractéristiques de conception ont été développées pour minimiser la consommation d'énergie. L'émetteur, par exemple, offre un contrôle précis des impulsions (amplitude et préaccentuation). L'utilisateur n'est pas contraint de respecter les normes au détriment du taux d'erreur binaire (TEB). Au niveau du récepteur, une horloge à demi-vitesse permet de réaliser des économies d'énergie considérables. Cette architecture divise le flux de données reçu en bits pairs et impairs, exploitant ainsi pleinement la demi-vitesse de l'horloge. De fait, le circuit DFE a également été conçu pour prendre en charge cette horloge à demi-vitesse et cette architecture de flux de données divisé. Le DFE intègre des fonctionnalités permettant de minimiser la consommation d'énergie, notamment la possibilité de désactiver les prises inutilisées.
Pour minimiser le bruit dans le SerDes, des condensateurs de découplage ont été utilisés pour occuper tout l'espace disponible sur la puce, réduisant ainsi le bruit provenant des circuits logiques numériques. Une distribution d'horloge différentielle a également été employée pour l'horloge de référence dans toutes les boucles à verrouillage de phase (PLL) du dispositif, ainsi que dans les circuits PLL de chaque via. Cette distribution d'horloge différentielle améliore l'immunité au bruit d'horloge. De plus, le SerDes a été isolé en le séparant physiquement du cœur numérique, et le bruit de commutation numérique a été minimisé dans les circuits analogiques.
Ceci garantit un signal haute vitesse adéquat jusqu'au boîtier...
À 6,25 Gbaud, la conception et l'ingénierie des canaux prennent une importance croissante et sont directement liées à l'émetteur-récepteur. En effet, à cette vitesse, la spécification Serial RapidIO Gen2 fait référence à des émetteurs-récepteurs et des canaux conformes à la technologie StateEye. Un émetteur-récepteur conforme à StateEye peut être conçu à partir d'un modèle de canal conforme à StateEye, et inversement. Le canal et l'émetteur-récepteur sont indissociables en termes de conformité à la spécification.
Cela a des répercussions jusqu'à la conception des boîtiers. IDT a conçu des boîtiers FCBGA (Flip Chip Ball Grid Array) pour les commutateurs, conformes aux spécifications ; le boîtier lui-même fait partie intégrante du canal et sa conception a été réalisée en coordination avec celle de la puce, minimisant ainsi la longueur des pistes BGA, formant avec précision les paires de vias et atteignant son impédance caractéristique.
Pour empêcher les signaux transmis de rejoindre les voies du récepteur, le CPS-1848 dispose de broches d'isolation de masse entre les broches Tx et Rx (voir figure 2). De plus, les broches d'alimentation séparent chaque voie afin de réduire le couplage entre elles. L'inductance de la boucle d'alimentation/masse est minimisée grâce à une connexion de tension d'alimentation (Vdd) et de masse en damier. Ceci facilite l'ajout de condensateurs de découplage sur la face secondaire du circuit imprimé.
Pour améliorer la signalisation des lignes Serial RapidIO haut débit, des zones d'isolation sont utilisées afin d'éloigner le signal du plan de masse situé sur la même couche que la zone d'isolation. Pour éliminer une capacité excessive, l'espacement entre la zone d'isolation et la zone d'isolation de la zone d'isolation du laser est augmenté de 50 µm à 100 µm, et celui de la zone d'isolation du cœur, de 100 µm à 150 µm (voir figure 3). Ceci permet d'améliorer, par exemple, l'affaiblissement de retour de 12,5 dB à 5,0 GHz.
Pour minimiser le bruit provenant du cœur numérique du SerDes et de la PLL haute vitesse, le composant et son boîtier séparent les rails d'alimentation analogiques et du cœur. Conformément à la fiche technique du composant, le concepteur du circuit imprimé doit veiller à maintenir cette séparation. Une alimentation dédiée à l'émetteur SerDes (Vddtx) fonctionne à 1,2 V, même si le composant est fabriqué selon un procédé de gravure à 1,0 V. Cette tension d'alimentation de 1,2 V garantit une puissance de transmission suffisante pour assurer le respect, voire le dépassement, des spécifications de l'émetteur Serial RapidIO.
Réflexions sur l'utilisation avec ces performances :
Comme mentionné précédemment, lors de transmissions longue distance à 6,25 Gbaud, il est possible qu'aucun dispositif de mesure ne soit disponible pour le récepteur. À ces débits, des oscilloscopes d'un coût de 100 000 $ ou plus seraient généralement nécessaires pour vérifier l'intégrité du signal. De plus, l'égalisation du récepteur peut améliorer le signal reçu. En effet, la perception externe du dispositif par l'oscilloscope peut être bien pire que la perception du dispositif lui-même après égalisation. Grâce à l'égalisation du récepteur, le dispositif de mesure optique (ODS) devient un outil très utile pour visualiser le signal reçu. Tous les commutateurs IDT Gen2 utilisent un ODS par voie, indépendant du motif de transmission. Il fonctionne donc avec n'importe quel motif, y compris les motifs de test PRBS-31 définis dans la spécification Serial RapidIO, ainsi qu'avec le protocole d'exécution Serial RapidIO lors du transit des paquets sur les liaisons. L'ODS est idéal pour optimiser rapidement les paramètres de transmission et de réception, notamment l'égalisation, en garantissant une ouverture de l'œil optimale.
Un motif de test PRBS-31 constitue une méthode idéale et rigoureuse pour caractériser le canal, mais son spectre de transition binaire est plus large que celui observé avec le protocole Serial RapidIO standard en cours d'exécution. Comme indiqué précédemment, la spécification Serial RapidIO n'impose pas de générateurs ni de testeurs de motifs PRBS. Le taux d'erreur binaire (TEB) en cours d'exécution dans le système Serial RapidIO sera inférieur à celui obtenu avec un motif PRBS. Le TEB du système en cours d'exécution est sans aucun doute déterminé de manière optimale à l'aide des compteurs d'erreurs de décodage 8b/10b de Serial RapidIO Gen2.
En conclusion,
les dispositifs Serial RapidIO Gen2 doublent la vitesse du port à 20 Gbit/s et sont conçus pour les applications de fond de panier exigeantes de qualité opérateur. Cette performance repose sur le SerDes amélioré, qui prend en charge jusqu'à 6,25 Gbaud et intègre des circuits DFE et d'égalisation supplémentaires. Les fournisseurs doivent synchroniser les composants analogiques et numériques de leurs puces, ainsi que le boîtier lui-même, afin de garantir l'atteinte de ces vitesses.
Avec un débit doublé et l'égalisation requise à ces vitesses, les utilisateurs pourraient constater un changement radical dans leur utilisation de ces appareils et dans les caractéristiques des émetteurs-récepteurs et des canaux. De nouvelles fonctionnalités spécifiques aux fournisseurs, telles que l'ODS et les compteurs de taux d'erreur binaire (BER) standard, faciliteront cette transition et contribueront sans aucun doute à simplifier le travail en laboratoire par rapport à d'autres produits.
L'auteur
Trevor Hiatt est chef de produit au sein de la division Communications d'IDT. Il est notamment responsable de la définition des produits stratégiques, de la gestion des programmes et du marketing des produits Serial RapidIO. Trevor est titulaire d'un diplôme d'ingénieur en génie électrique et informatique de l'Université de Californie à Santa Barbara. Pour plus d'informations, veuillez contacter Trevor Hiatt : 
