Um diese Einschränkungen zu überwinden, vollzieht die Branche einen Paradigmenwechsel. Optische Transceiver nähern sich ASICs an, um die für die elektrische Signalübertragung benötigten Kupferkanäle zu verkürzen. Trotz Fortschritten bei der Reduzierung der Kupferkanallänge sind die Herausforderungen, die sich durch die Abweichung von der branchenüblichen steckbaren Architektur ergeben, jedoch noch nicht vollständig gelöst. Daher könnte die Branche direkt auf fortschrittlichere Lösungen wie Co-Packaged Optics (CPO) zusteuern. Der IDTechEx-Bericht „Co-Packaged Optics (CPO) 2025–2035: Technologien, Markt und Prognosen“ untersucht die neuesten Entwicklungen der CPO-Technologie. Er analysiert wichtige technische Innovationen und Packaging-Trends, bewertet die wichtigsten Branchenakteure und bietet detaillierte Marktprognosen. Dabei wird hervorgehoben, wie die Einführung von CPO die zukünftige Architektur von Rechenzentren verändern wird.

Der Aufstieg von Co-Packaged Optics (CPO)

Die integrierte Optik (Co-Packaged Optics, CPO) stellt einen bedeutenden Fortschritt in der Datenübertragungstechnologie dar. Bei CPO werden die optische Einheit und das Schaltsilizium auf demselben Substrat integriert. Dadurch entfällt die Notwendigkeit, Signale über die Leiterplatte zu leiten, was den elektrischen Übertragungsweg weiter verkürzt und die Leistung deutlich verbessert.

Die Reduzierung des elektrischen Übertragungswegs ist entscheidend, da die Datenübertragung im Kern auf der kupferbasierten SerDes-Schaltung (Serialisierer/Deserialisierer) beruht, welche den Switching-ASIC mit den steckbaren Transceivern verbindet. Mit steigendem Datenbedarf wurde die SerDes-Technologie weiterentwickelt, um schnellere Übertragungen zu ermöglichen. Schnellere ASICs benötigen jedoch bessere Kupferverbindungen, entweder durch mehr Kanäle oder höhere Geschwindigkeiten. Mit zunehmender Verbindungsdichte und Bandbreite wird jedoch ein erheblicher Teil der Systemleistung – und damit der Kosten – für die Signalübertragung vom ASIC zu den optischen Verbindungen am Rackrand verbraucht. Die Größenbeschränkungen von ASIC-BGA-Paketen (Ball Grid Array) aufgrund von Verformungsproblemen erfordern höhere SerDes-Geschwindigkeiten, um größere Bandbreiten zu unterstützen. Dies führt jedoch auch zu einem höheren Stromverbrauch, da höhere Frequenzen höhere Kanalverluste verursachen.

Eine der wichtigsten Lösungen für diese Herausforderungen ist die Verringerung des Abstands zwischen ASIC und optischem Transceiver. Ein erheblicher Teil der Systemleistung wird für die Datenübertragung vom ASIC zu den optischen Verbindungen am Rackrand verbraucht. Die Annäherung der optischen Transceiver an den ASIC bietet mehrere Vorteile:
Geringere Signalverluste: Durch die Verkürzung des elektrischen Pfads zwischen ASIC und optischer Verbindung wird die Signalverschlechterung minimiert.
Niedrigerer Stromverbrauch: Die geringere Distanz ermöglicht den Einsatz energieeffizienterer SerDes-Optionen, was zu einem geringeren Gesamtstromverbrauch des Systems führt.
Höhere Effizienz und Leistung: Durch die Reduzierung des für die Datenübertragung benötigten Stroms werden Systemeffizienz und -leistung deutlich verbessert.
Skalierbarkeit: Die CPO-Technologie unterstützt die zukünftige Skalierbarkeit von Hochbandbreitensystemen und ist somit ideal für Rechenzentren, die steigenden Datenanforderungen gerecht werden müssen.

Wie der CPO die Verbindungsarchitektur für KI gestalten wird

Der CPO steht kurz davor, die Verbindungsarchitektur für KI grundlegend zu verändern. In diesem Artikel nutzt IDTechEx den hochmodernen DGX NVL72-Server von Nvidia als Beispiel, um zu erläutern, wie IDTechEx die KI-Architektur der nächsten Generation konzipiert. Nvidia, Marktführer im Bereich KI-Beschleuniger, hat den DGX NVL72 entwickelt, um neue Leistungsstandards für KI zu setzen. Er unterstützt bis zu 27 Billionen Parameter und übertrifft damit die 1,5 Billionen Parameter von ChatGPT 4 deutlich.

Der DGX NVL72 umfasst 18 Rechenknoten, die jeweils mit vier Blackwell-GPUs und zwei Grace-CPUs sowie neun NVLink-Switches ausgestattet sind. Moderne KI-Beschleunigerarchitekturen wie diese nutzen mehrere Kommunikationsnetzwerke zur Steuerung des Datenflusses:
Backside-Rechennetzwerk: In der DGX NVL72-Architektur ist jeder Rechenknoten über Nvidias NVLink Spine, eine Hochgeschwindigkeits-Kupferverbindung, mit einem L1-Rechen-Switch verbunden. Diese Verbindung bietet eine bidirektionale Bandbreite von 1,8 Tbit/s über 18 Lanes mit 100 Gbit/s und verwendet 36 Kupferdrähte pro Verbindung. Die L1-Switches sind analog miteinander verbunden, sodass das gesamte System insgesamt 5.184 Kupferdrähte umfasst. Um die Signalintegrität über diese Distanzen zu gewährleisten, werden in den Switches Timer eingesetzt. Diese führen jedoch zu Latenz- und Bandbreitenbeschränkungen, insbesondere bei höheren Geschwindigkeiten wie 100 Gbit/s pro Lane. Obwohl Kupferverbindungen kostengünstig sind, weisen sie über lange Distanzen Signalverschlechterungen wie Kanalverluste und Taktjitter auf, die mit steigendem Bandbreitenbedarf zunehmen.
Optische Verbindungen stellen eine überzeugende Alternative zu Kupfer dar und bieten eine deutlich höhere Bandbreitendichte sowie eine gesteigerte Effizienz über große Entfernungen – entscheidend für KI-Workloads mit massiven Datentransfers zwischen GPUs. Zukünftig werden Kupferverbindungen voraussichtlich durch co-packaged optical (CPO)-Verbindungen ersetzt, wodurch direkte Verbindungen zwischen Rechenknoten ermöglicht und die Notwendigkeit von L1-Rechenswitches im Backbone-Netzwerk entfällt.

Letztendlich wird der CPO die KI-Verbindungsarchitektur grundlegend verändern, den Datenfluss verbessern, Engpässe beseitigen und so höhere Effizienz und Skalierbarkeit in KI-Systemen der nächsten Generation ermöglichen. Zukünftig werden wir voraussichtlich direkte optische Verbindungen sehen, die Rechenswitches überflüssig machen und die Bandbreite für KI-Workloads erhöhen. Dies wird allerdings auch die Komplexität dieser Verbindungen steigern.

Ein zentraler Aspekt des Berichts ist die Anerkennung fortschrittlicher Halbleitergehäuse als Eckpfeiler der Co-Packaged-Optics-Technologie. IDTechEx legt besonderen Wert darauf, die Rolle zu verstehen, die verschiedene Halbleitergehäusetechnologien im Bereich CPO spielen können.

Autor: Dr. Yu-Han Chang, leitender Technologieanalyst bei IDTechEx