Dieser Artikel beschreibt detailliert einige Designmethoden zur Entwicklung einer digitalen 240-Gbit/s-Gen2-Switching-Fabric in Verbindung mit analogen Serialisierern und Deserialisierern (SerDes) und Hochgeschwindigkeitskapselung. Ziel ist es, die hohen Leistungsanforderungen der Serial-RapidIO-Gen2-Spezifikation zu erfüllen und sicherzustellen, dass die analoge Hochgeschwindigkeitsschaltung den leistungsstarken digitalen Kern (und umgekehrt) der Gen2-Geräte nicht beeinträchtigt. Zudem werden einige Anwendungsfälle erläutert, die sich aus dem Wechsel zu SerDes mit Serial-RapidIO-Gen2-Leistung ergeben.
Verbesserungen der physikalischen Schicht: Serial RapidIO Gen2.
Die Gen2-Spezifikation der physikalischen Schicht umfasst neue Port-Lane-Breiten von 2x, 8x und 16x, die die Breiten von 1x und 4x der Gen1-Spezifikation ergänzen. Viele auf dem Markt erhältliche Endgeräte und Switches unterstützen 4x-, 2x- und 1x-Ports für einen Rohdatendurchsatz von bis zu 20 Gbit/s. Dies ist mehr als doppelt so viel wie die Kapazität von 10-GbE-Lösungen und übertrifft PCI Express Gen2 um 25 %.
Die Serial RapidIO Gen2-Spezifikation umfasst alle klassischen elektrischen Spezifikationen für Sender und Empfänger mit kurzer, mittlerer und großer Reichweite, einschließlich Augenmasken, sofern erforderlich. Die Gen1-Spezifikation sah keine Entzerrung vor, einige Hersteller implementierten sie jedoch. Die Gen2-Spezifikation schreibt hingegen eine Entzerrung bei 6,25 Gbaud für jede Reichweite vor. Bei 5 Gbaud ist sie für große Entfernungen wahrscheinlich notwendig und für kurze und mittlere Entfernungen optional. Für Anwendungen mit großer Reichweite und 6,25 Gbaud ist keine Augenmaske für den Empfänger spezifiziert, da am Ende des Kanals möglicherweise kein „Auge“ vorhanden ist. Dies beeinträchtigt die Möglichkeit des Benutzers im Labor, die Signalintegrität am Empfangsgerät zu bestimmen.
Die Serial-RapidIO-Spezifikation schreibt weder die Generierung noch die Überprüfung von SerDes-Mustern vor (z. B. das Senden eines Pseudozufalls-Binärsequenzmusters [PRBS] und dessen Überprüfung beim Empfänger), jedoch nutzen einige Gerätehersteller diese proprietäre Funktionalität. Eine neue Funktion zur Charakterisierung der Bitfehlerrate (BER) in der Serial-RapidIO-Gen2-Spezifikation ist der 8-Bit/10-Bit-Decodierungsfehlerzähler pro Richtung. Obwohl Mehrbitfehler innerhalb einer bestimmten Codegruppe nicht gezählt werden können, würden Fehler auf dieser Ebene wahrscheinlich auf eine stark beeinträchtigte Leitung hinweisen. Im Gegensatz dazu ist dieser Zähler ein sehr zuverlässiger Indikator für die tatsächliche BER von Leitungen mit einer BER von etwa 10⁻⁹ oder besser.
SerDes: Entzerrung, integrierte ODS-Anzeige (On-Die Scope), BER-Test.
IDT, führender Anbieter von Serial-RapidIO-Switches, hat die Verfügbarkeit der Switches der zweiten Generation (Gen2) CPS-1848 und CPS-1616 bekanntgegeben. Um die hohen Anforderungen der Serial-RapidIO-Gen2-Spezifikation zu erfüllen, hat IDT einen 6,25-GBaud-Empfänger entwickelt, der einen kontinuierlichen Entzerrer (CTE) und einen Entscheidungsrückkopplungsentzerrer (DFE) nutzt.
Der CTE (Common Transfer Encoder) stellt eine einfache Null bereit, um die Verstärkung der relevanten Frequenz zu erhöhen (d. h. die Baudrate zu halbieren). Dies ist eine aktive Verstärkung, die jedoch passiv auf alle empfangenen Bits angewendet wird. Diese Verstärkung in einem bestimmten Frequenzband verbessert die Verstärkung des empfangenen Signals und minimiert gleichzeitig das Rauschen.
Zusätzlich wurde ein Fünf-Kanal-DFE verwendet, der eine hochselektive Verstärkungsregelung bei gleichzeitiger Minimierung des Rauschens bei der Signalverstärkung ermöglicht. Der DFE kompensiert die Intersymbolinterferenz (ISI), d. h. den negativen Einfluss zuvor gesendeter Bits auf jedes neue Bit. Der DFE analysiert aktiv das Register der zuvor gesendeten Bits (in diesem Fall bis zu vier vorherige Bits) und gibt Rückmeldung darüber, wie jedes Bit verstärkt werden soll. Dadurch kann der Empfänger die Auswirkungen von ISI-Frequenzen eliminieren, die andernfalls das nächste eingehende Signal stören würden.
Zahlreiche Implementierungen und Designmerkmale wurden entwickelt, um den Stromverbrauch zu minimieren. Der Sender bietet beispielsweise eine hohe Impulssteuerung (Impulsstärke und Vorverzerrung). Der Benutzer muss keine Standardanforderungen auf Kosten der Bitfehlerrate (BER) erfüllen. Im Empfänger ermöglicht ein Halbtakt erhebliche Energieeinsparungen. Diese Architektur teilt den empfangenen Datenpfad in gerade und ungerade Bits auf und nutzt den Halbtakt optimal aus. Die DFE-Schaltung wurde ebenfalls so konzipiert, dass sie diesen Halbtakt und die aufgeteilte Datenpfadarchitektur unterstützt. Die DFE enthält Funktionen zur Minimierung des Stromverbrauchs, die es dem Benutzer ermöglichen, nicht benötigte Abgriffe abzuschalten.
Um das Rauschen im SerDes zu minimieren, wurden Entkopplungskondensatoren verwendet, die den gesamten verfügbaren Platz auf dem Chip ausnutzten und so das Rauschen der digitalen Logikschaltungen reduzierten. Für den Referenztakt in allen Phasenregelschleifen (PLLs) des Bausteins sowie in der PLL-Schaltung jeder Durchkontaktierung wurde eine differentielle Taktverteilung eingesetzt. Diese verbessert die Störfestigkeit gegenüber Taktrauschen. Zusätzlich wurde der SerDes durch physische Trennung vom digitalen Kern isoliert, und das digitale Schaltrauschen in der analogen Schaltung wurde minimiert. Um
ein geeignetes Hochgeschwindigkeitssignal bis zum Gehäuse sicherzustellen…
Bei 6,25 Gbaud gewinnen Kanaldesign und -entwicklung zunehmend an Bedeutung und stehen in direktem Zusammenhang mit dem Transceiver. Tatsächlich bezieht sich die Serial RapidIO Gen2-Spezifikation bei dieser Geschwindigkeit auf StateEye-konforme Transceiver und Kanäle. Ein StateEye-konformer Transceiver kann anhand eines StateEye-konformen Kanalmodells entwickelt werden und umgekehrt. Kanal und Transceiver sind hinsichtlich der Spezifikationskonformität untrennbar miteinander verbunden.
Dies hat weitreichende Konsequenzen bis hin zum Gehäusedesign. IDT hat FCBGA-Gehäuse (Flip Chip Ball Grid Array) für Schalter entwickelt, die die Spezifikationsanforderungen erfüllen; das Gehäuse selbst ist Teil des Kanals, und sein Design wurde in Abstimmung mit dem Chip selbst durchgeführt, wobei die BGA-Leiterbahnlängen minimiert, Via-Paare sorgfältig geformt und die charakteristische Impedanz erreicht wurden.
Um zu verhindern, dass gesendete Signale in die Signalwege des Empfängers zurückfließen, verfügt der CPS-1848 über Massetrennungsanschlüsse zwischen den Sende- und Empfangsanschlüssen (siehe Abbildung 2). Zusätzlich unterteilen die Stromversorgungsanschlüsse die einzelnen Signalwege, um die Kopplung zwischen ihnen zu reduzieren. Die Schleifeninduktivität zwischen Stromversorgung und Masse wird durch eine schachbrettartige Kernspannungs- (Vdd) und Masseverbindung minimiert. Dies ermöglicht die einfache Integration von Entkopplungskondensatoren auf der Sekundärseite der Leiterplatte.
Zur Verbesserung der Signalübertragung bei Hochgeschwindigkeits-RapidIO-Schnittstellen werden Anti-Pads eingesetzt, um das Signal vom Massenetz auf derselben Ebene zu trennen. Um übermäßige Kapazitäten zu eliminieren, wird der Abstand des Anti-Pads für das Laser-Via-Pad von 50 µm auf 100 µm und für das Kern-Via-Pad von 100 µm auf 150 µm erhöht (siehe Abbildung 3). Dies kann beispielsweise die Rückflussdämpfung bei 5,0 GHz um 12,5 dB verbessern.
Um Störungen im digitalen Kern des Hochgeschwindigkeits-SerDes und PLL zu minimieren, trennen Bauteil und Gehäuse die analogen und die Kern-Spannungsschienen. Laut Datenblatt muss der Leiterplattenentwickler diese Trennung der Schienen gewährleisten. Die dedizierte SerDes-Sender-Spannungsversorgung (Vddtx) arbeitet mit 1,2 V, obwohl das Bauteil in einem 1,0-V-Kernprozess gefertigt wird. Diese 1,2-V-Versorgungsspannung gewährleistet eine starke Ansteuerung und stellt sicher, dass die Spezifikationen des Serial-RapidIO-Senders übertroffen werden.
Hinweise zur Nutzung dieser Leistung:
Wie bereits erwähnt, ist bei Langstreckenübertragungen mit 6,25 Gbaud möglicherweise kein Oszilloskop zur Messung des Empfängersignals vorhanden. Bei diesen Übertragungsgeschwindigkeiten wären typischerweise Oszilloskope im Wert von 100.000 US-Dollar oder mehr erforderlich, um die Signalintegrität zu überprüfen. Darüber hinaus kann eine Empfängerentzerrung das am Empfänger ankommende Signal verbessern. Tatsächlich kann das, was das Oszilloskop außerhalb des Geräts misst, deutlich schlechter sein als das, was der Chip selbst nach der Entzerrung wahrnimmt. Mit Empfängerentzerrung wird das ODS zu einem sehr nützlichen Werkzeug, um die Signalqualität des Geräts zu visualisieren. Alle IDT Gen2-Switches verwenden ein ODS pro Lane, das musterunabhängig ist. Daher funktioniert es mit beliebigen Mustern, einschließlich der in der Serial RapidIO-Spezifikation definierten PRBS-31-Testmuster sowie des Serial RapidIO-Laufzeitprotokolls während der Paketübertragung. Das ODS eignet sich hervorragend zur schnellen Optimierung von Sende- und Empfangsparametern, einschließlich der Entzerrung, indem es einfach die optimale Augenöffnung sicherstellt.
Ein PRBS-31-Testmuster eignet sich zwar ideal und präzise zur Kanalcharakterisierung, weist aber ein breiteres Bitübergangsspektrum auf als das, was beim Standard-Serial-RapidIO-Protokoll zur Laufzeit auftritt. Wie bereits erwähnt, benötigt die Serial-RapidIO-Spezifikation keine PRBS-Mustergeneratoren oder -Tester. Die Laufzeit-BER im Serial-RapidIO-System ist niedriger als bei Verwendung des PRBS-Musters. Die Laufzeit-System-BER lässt sich zweifellos am besten mit den 8b/10b-Decodierungsfehlerzählern von Serial RapidIO Gen2 bestimmen.
Zusammenfassend lässt
sich sagen, dass die Serial RapidIO Gen2-Bausteine die Portgeschwindigkeit auf 20 Gbit/s verdoppeln und für anspruchsvolle Backplane-Anwendungen in Carrier-Qualität konzipiert sind. Entscheidend für diese Leistung ist das verbesserte SerDes, das bis zu 6,25 GBaud unterstützt und zusätzliche DFE- und Entzerrungsschaltungen integriert. Hersteller müssen die analogen und digitalen Komponenten ihrer Chips sowie das Gehäuse selbst synchronisieren, um diese Geschwindigkeiten problemlos zu erreichen.
Durch die doppelte Leitungsgeschwindigkeit und die bei diesen Geschwindigkeiten erforderliche Entzerrung kann sich die Nutzung dieser Geräte sowie die Eigenschaften der Transceiver und Kanäle grundlegend verändern. Neue herstellerspezifische Funktionen wie ODS und standardmäßige BER-Zähler unterstützen diesen Übergang und erleichtern die Arbeit im Labor im Vergleich zu anderen Produkten erheblich.
Der Autor
Trevor Hiatt ist Produktmanager im Bereich IDT Communications. Zu seinen Aufgaben gehören die Definition strategischer Produkte, das Programmmanagement und die Vermarktung von Serial RapidIO-Produkten. Trevor hat einen Abschluss in Elektrotechnik und Informatik von der University of California, Santa Barbara. Für weitere Informationen kontaktieren Sie bitte Trevor Hiatt unter: 
